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實(shí)驗(yàn)課件
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2019年一等獎(jiǎng)-基于 FPGA 的 PPM 解碼信號(hào)的測(cè)量與顯示
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
東南大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
脈沖位置調(diào)制PPM是一種脈沖位置根據(jù)被調(diào)信號(hào)的變化而變化的調(diào)制方法，即用不同時(shí)間位置的脈波來(lái)表達(dá)0與1。實(shí)驗(yàn)通過(guò)運(yùn)用解碼、串并轉(zhuǎn)換、計(jì)數(shù)測(cè)量、鎖存并顯示數(shù)值
2019年一等獎(jiǎng)-基于FPGA的多功能電子音樂(lè)演奏器的設(shè)計(jì)與實(shí)現(xiàn)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
西安電子科技大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
這是運(yùn)用自底向上方法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)解決生活和工程實(shí)際問(wèn)題的典型案例，需要運(yùn)用模塊化分析方法，將數(shù)字系統(tǒng)劃分為多個(gè)小模塊分別實(shí)現(xiàn)，驗(yàn)證各模塊功能后，將這些小
2019年二等獎(jiǎng)-基于FPGA的俄羅斯方塊設(shè)計(jì)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
華中科技大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
本實(shí)驗(yàn)是利用電工和電子技術(shù)解決現(xiàn)實(shí)生活和工程實(shí)際問(wèn)題的典型案例。如今人們已開(kāi)發(fā)出采用不同編程語(yǔ)言或不同開(kāi)發(fā)平臺(tái)的俄羅斯方塊系統(tǒng)。但基于FPGA平臺(tái)的俄羅斯方
2019年二等獎(jiǎng)-基于FPGA的任意波形信號(hào)發(fā)生器設(shè)計(jì)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
杭州電子科技大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
基于DDS技術(shù)（Direct Digital Synthesizer，即直接數(shù)字合成器）結(jié)合FPGA實(shí)驗(yàn)平臺(tái)，虛實(shí)結(jié)合，解決將復(fù)雜數(shù)字電子系統(tǒng)應(yīng)用到實(shí)際教學(xué)
2019年二等獎(jiǎng)-基于FPGA的數(shù)字頻率計(jì)模塊設(shè)計(jì)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
北京航空航天大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
本系統(tǒng)來(lái)自實(shí)際工程項(xiàng)目——“慣性測(cè)量單元標(biāo)定設(shè)備”，通過(guò)測(cè)頻實(shí)現(xiàn)對(duì)慣測(cè)單元中的加速度計(jì)功能、性能的動(dòng)態(tài)檢測(cè)。實(shí)驗(yàn)以FPGA為核心，以等精度測(cè)頻算法為基礎(chǔ)，運(yùn)
2019年二等獎(jiǎng)-基于SRAM的緩存控制器設(shè)計(jì)實(shí)驗(yàn)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
西安交通大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
相關(guān)知識(shí)：本實(shí)驗(yàn)涉及數(shù)據(jù)輸入、數(shù)據(jù)輸出、雙向通信、指令傳遞、地址管理、不同設(shè)備間的異步通信等問(wèn)題。 應(yīng)用背景：無(wú)論是使用FPGA作為硬件算法處理，還是
2019年一等獎(jiǎng)-基于Verilog語(yǔ)言的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
西安交通大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
該實(shí)驗(yàn)案例在大規(guī)?，F(xiàn)場(chǎng)可編程器件FPGA上采用硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)了一個(gè)函數(shù)信號(hào)發(fā)生器。將DDS用于函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)，通過(guò)搭積木的方式
2019年二等獎(jiǎng)-精簡(jiǎn)指令集CPU設(shè)計(jì)與實(shí)現(xiàn)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
電子科技大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
實(shí)驗(yàn)使用可編程邏輯器件實(shí)驗(yàn)平臺(tái)，設(shè)計(jì)開(kāi)發(fā)包括微處理器核心模塊的指令譯碼器、指令控制器、數(shù)據(jù)通路以及微處理器系統(tǒng)。需要運(yùn)用數(shù)字邏輯電路基礎(chǔ)理論知識(shí)及系統(tǒng)級(jí)數(shù)字
2019年二等獎(jiǎng)-智力競(jìng)賽搶答裝置
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
武警工程大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
智力競(jìng)賽搶答裝置是一個(gè)運(yùn)用數(shù)字電子技術(shù)解決現(xiàn)實(shí)生活和工程實(shí)際問(wèn)題的典型案例，需要運(yùn)用數(shù)據(jù)顯示、參數(shù)設(shè)定、等相關(guān)知識(shí)與技術(shù)方法。并涉及由555定時(shí)器和電阻電容
2019年二等獎(jiǎng)-直流減速電機(jī)轉(zhuǎn)速測(cè)量與控制電路的設(shè)計(jì)
所屬科目：
電子系統(tǒng)設(shè)計(jì)
署名者：
admin
學(xué)院名稱：
大連理工大學(xué)(鼎陽(yáng)杯專區(qū))
上傳時(shí)間：
2022-03-28
這是一個(gè)運(yùn)用數(shù)字電子技術(shù)解決現(xiàn)實(shí)生活和工程實(shí)際問(wèn)題的典型案例，需要運(yùn)用編碼器信號(hào)采集、組合邏輯電路、計(jì)數(shù)器與定時(shí)器、數(shù)字PID控制、PWM驅(qū)動(dòng)、AXI總線接
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